Схемное решение блока компараторов двухразрядной ячейки конвейерного АЦП Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

-►

Радиотехника, антенны, СВЧ-устройства

УДК 621.396

И.М. Пятак, Д.В. Морозов, М.М. Пилипко

схемное решение блока компараторов двухразрядной ячейки конвейерного ацп

Развитие технологий изготовления интегральных схем способствует росту скорости передачи сигналов в измерительных устройствах и телекоммуникационных системах. При этом для уменьшения габаритов и стоимости аппаратных средств рационально изготовление на одном кристалле как аналоговой, так и цифровой частей интегральной схемы - так называемых систем-на-кристалле (system-on-chip, SoC). Как правило, одна из составных частей таких систем - аналого-цифровой преобразователь (АЦП) [1].

Развитие схемотехники АЦП направлено на повышение быстродействия, снижение потребляемой мощности, уменьшение занимаемой на кристалле площади [2]. Высоким быстродействием обладают параллельные АЦП и преобразователи конвейерной структуры на основе параллельных АЦП. Однако указанные преобразователи имеют среди АЦП наибольшие потребляемую мощность и занимаемую на кристалле площадь. В частности, для обеспечения разрядности выходного цифрового кода n бит в схеме параллельного АЦП необходимо наличие 2n резисторов в составе резистив-ного делителя и, как минимум, 2n—1 компаратора. В качестве компараторов обычно используются схемы на основе дифференциальных усилителей. В статье предлагается схемное решение на основе КМОП инверторов для замены резистивного делителя и компараторов, позволяющее снизить потребляемую мощность.

Реализация блока компараторов на основе КМОП инверторов

Схема и передаточная характеристика КМОП инвертора представлены на рис. 1. При заданной технологии изготовления разработчик определяет длину затвора L и ширину затвора W МОП тран-

зисторов [3]. Варьирование этих параметров приводит к изменению напряжения порога переключения ипер инвертора [2], которое определяется равенством входного и выходного напряжений и =и =и . Изменение ширины затвора тран-

пер вых вх г г г

зистора имеет меньшее влияние на граничную частоту транзистора, чем изменение длины [4]. Вследствие этого при установке ипер целесообразно изменить ширины затворов транзисторов, а длины затворов зафиксировать минимально возможными. При увеличении ширины затвора ^-МОП транзистора напряжение ипер увеличивается, что соответствует сдвигу передаточной характеристики вправо (рис. 1 б). Напротив, при увеличении ширины затвора и-МОП транзистора напряжение ипер уменьшается, и передаточная характеристика сдвигается влево (рис. 1 б)

При заданных длинах затворов и параметрах технологии изготовления транзисторов напряжение и для КМОП инвертора определяется как

U -

пер

uW

~р р

11 W

» п п

1 +

*Р Р

(1)

где - подвижности дырок и электронов; и0р, и0п - напряжения отпирания р-МОП и и-МОП транзисторов соответственно [2]. Если рассматривать КМОП инвертор как компаратор, то в роли напряжения сравнения, поступающего с узлов резистивного делителя, будет выступать напряжение ипер. Напряжения порогов переключения КМОП инверторов (компараторов) должны отличаться на величину напряжения младшего значащего разряда иМЗр=иопор/2и, где иопор - напряжение полной шкалы АЦП [5]. Следовательно, для реализации и-разрядного АЦП

а)

гС

о

t/вх

9 L'rnrr

Wp/Lp

-О

t/вых Wn/Ln

б)

i/вых

t/nep

0

_____ __ - ^ /

N >v \ \ \ \ \

Wn к\ \ 1 Wp

( / у/ \ / \ / \ 1 \ \ \ \ \

Спер

Lbx

Рис. 1. Схема и передаточная характеристика КМОП инвертора: а - схема инвертора; б - передаточная характеристика

потребуется 2я-1 инвертор с различными и . Кроме того, в целях увеличения крутизны передаточной характеристики компаратора на основе инвертора необходимо включение в схему буферных КМОП инверторов.

Такое решение обладает рядом достоинств: простота схемы и топологии на кристалле, отсутствие резистивного делителя и, как следствие, уменьшение занимаемой на кристалле площади и сниженная потребляемая мощность. Недостатками являются зависимость напряжений порогов переключения КМОП инверторов (компараторов) от температуры и разброса параметров транзисторов при изготовлении [2], что приводит к не-

а)

линейности передаточной характеристики АЦП и должно учитываться при разработке схемы преобразователя.

Разрядность одной стадии конвейерного АЦП на основе параллельного преобразователя обычно не превышает 2-3 бит. Для организации одной двухразрядной стадии потребуется три компаратора на основе инвертирующих цепей. Схемное решение блока компараторов показано на рис. 2 а. На рис. 2 б представлена топология кристалла для 180 нм технологии фирмы иМС, габаритные размеры - 65 мкм на 40 мкм. Длина затворов и-МОП и />-МОП транзисторов выбрана равной 400 нм.

На рис. 2 а инверторные цепи на транзисторах

б)

ctrl vdd

Рис. 2. Схема (а) и топология (б) компараторов

4

Радиотехника, антенны, СВЧ-устройства

Таблица 1

Размеры транзисторов блока компараторов

Транзистор Т1,Т9 Т2,Т10 Т3 Т4 Т5,Т22 Т6,Т7 Т8 Т11,Т12 Т13,Т14

Ширина, мкм 8,00 0,80 0,82 3,30 0,18 1,00 5,20 0,18 1,00

Транзистор Т15 Т16 Т17 Т18 Т19 Т20 Т21 Т23 Т24

Ширина, мкм 3,30 500 14,00 1,00 74,00 1,50 1,30 1,00 1,00

Т1,Т2; Т9,Т10; Т17,Т18 имеют близкие ширины затворов и, следовательно, близкие значения напряжения порога переключения. Значения ипер устанавливаются изменением ширин затворов транзисторов в диодном включении Т3, Т8, Т16, Т19. При этом достигается уменьшение зависимости ипер к изменению температуры и параметров транзисторов при изготовлении. Инверторы на транзисторах Т4-Т7, Т11-Т14, Т21-Т24 являются буферными элементами, подложки и истоки

а)

р-МОП транзисторов подключены к положительной шине источника питания (уй&), а подложки и истоки и-МОП транзисторов - к отрицательной шине (vss). Дополнительно как элементы подстройки в схему включены транзисторы Т15,Т20, варьирование напряжения на затворах которых (шина сХгТ) приводит к синхронному изменению и инверторных цепей на транзисторах Т1,Т2,Т3; Т8,рТ9,Т10; Т16,Т17,Т18,Т19. Ширины затворов транзисторов схемы приведены в табл. 1.

-П -II -I1

I »

г

г

М2< 18.4лI. «11.9пЛГ)

М1(17.46п, 814.4т\'>

МОИ7.56П1, 814.4тУI

М1(20144лх, -ИЦтУ)

М4(20.66п>, -815.$тУ> .

I I

I |

МЯ21.вл1, -811-4тУ I

\

\

б)

18

ОС Пм^ми

-П -П -II -/»

1000Т-

М1(26в.6иУ. 1.742и V)

ИСК-301.8«пУ. -299.4<пу)

М2(299.4<11У. |01.4тУ)

О

Рис. 3. Результаты моделирования схемы: а - анализ во временной области; б - анализ по постоянному току

Таблица 2

Результаты моделирования

Параметры tt ss ff snfp fnsp

Температура, °C ипер, мВ ипер, мВ ипер, мВ ипер, мВ ипер, мВ

-303 -296 -305 -297 -306

+27 -2 8 -6 11 -13

297 310 292 297 294

-309 -302 -314 -308 -286

-40 -3 4 -8 -18 -18

296 306 303 286 314

-293 -286 -295 -294 -300

+85 6 15 -1 -1 -2

304 314 297 295 297

Для указанной технологии используется двуполярное напряжение питания ±0,9 В. Входное напряжение АЦП изменяется в пределах ±0,6 В, следовательно, иопор = 1,2 В. При этом для двухразрядного параллельного АЦП величина UM3p = 0,3 В, и ипо инвертирующих цепей на транзисторах Т1/Г2ДЗ; Т8,Т9,Т10; Т16,Т17,Т18,Т19 (рис. 2 а) определяются как 0,3 В; -0,3 В; 0 В соответственно.

Моделирование схемы проводилось в программном пакете Virtuoso компании Cadence Design System. На рис. 3 а представлены результаты анализа схемы во временной области. На вход подавался сигнал в виде импульсного напряжения с уровнями ±0,6 В и временами фронта и спада 200 пс. С учетом паразитных элементов топологии схемы на кристалле время фронта напряжения на выходе схемы компараторов не превышает 1,1 нс, время спада не превышает 1,6 нс. Средняя потребляемая мощность при частоте данного входного сигнала 100 МГц не более 55 мкВт. Результаты моделирования по постоянному току представлены на рис. 3 б. Напряжения порогов переключения инвертирующих цепей соответствуют заданным значениям.

Посредством моделирования оценена зависимость ипер инвертирующих цепей от температуры и изменения параметров транзисторов при изготовлении. Для температур -40°С, +27°С, +85°С и различных случаев изменения параметров (и, ss, //, snfp, Пр) результаты представлены в табл. 2. В каждой клетке таблицы приведены значения ипер для трех инвертирующих цепочек. Отклонение ипер от номинального в наихудшем случае не превосходит 18 мВ, что составляет 0,06 МЗР (младшего значащего разряда) для двухразрядной ячейки при и = 1,2 В.

* опор '

Предложено схемотехническое решение двухразрядной ячейки конвейерного АЦП, проведено компьютерное моделирование с учетом паразитных элементов топологии схемы. При реализации на основе 180 нм технологии фирмы иМС площадь кристалла двухразрядной ячейки составляет не более 0,0026 мм2, потребляемая мощность при частоте входного сигнала 100 МГц не превышает 55 мкВт.

Исследования выполненны в рамках реализации ФЦП «Научные и научно-педагогические кадры инновационной России» на 2009-2013 гг.

СПИСОК ЛИТЕРАТУРЫ

1. Yoo, J. A 1-GSPS CMOS Flash A/D converter for System-on-Chip Applications [Текст] /J. Yoo, K. Choi, A. Tangel // VLSI, 2001. Proc. IEEE Computer Society Workshop. -May 2001.

2. Yoo, J. A TIQ based CMOS flash A/D converter for system-on-chip applications [Электронный ресурс] /J. Yoo // Режим доступа: http://www.cse.psu.edu/~chip/ yoo_thesis.pdf

3. Аллен, Ф. Электронные схемы с переключаемыми конденсаторами [Текст] / Ф. Аллен, Э. Санчес-

Синенсио; под ред. И.В. Капустина. -М.: Радио и связь, 1989. -576 c.

4. Tangel, A. «The CMOS Inverter» as a comparator in ADC designs [Текст] /A. Tangel, K. Choi // Analog Integrated Circuits and Signal Proc. -May 2004. -Vol. 39. -Iss. 2.

5. Gray, N. ABCs of ADCs, Analog-to-Digital Converter Basics [Электронный ресурс] / N. Gray // Режим доступа: http://www.national.com/assets/en/other/ ABCs_of_ADCs.pdf