CC BY
68
Радиоэлектроника и системы связи
УДК 681.324.687
ВЫСОКОСКОРОСТНОЙ БЕЗКОНДЕНСАТОРНЫЙ КМОП-АЦП С ИНТЕРПОЛИРУЮЩИМИ ЗАЩЕЛКАМИ И РЕВЕРСИРУЕМЫМ ТАКТИРОВАНИЕМ
С.И. Рембеза, В.С. Кононов
Рассмотрена архитектура 2-портового 8-разрядного 1,8В-КМОП-АЦП на основе высокочувствительных компараторов и интерполирующих защелок с реверсируемым тактированием. Показано, что такая архитектура обеспечивает высокую точность преобразования в диапазоне частот до 1-1,5 ГГц при проектных нормах 0,18 мкм. Установлено, что основным фактором ограничения частоты является задержка дешифратора на выходе последней (третьей) ступени преобразования
Ключевые слова: КМОП, АЦП, интерполяция, реверсирование, преобразование
Все современные высокоскоростные КМОП-АЦП построены на основе
параллельной (flash) архитектуры и технологических процессов с проектными нормами не более 0,18 мкм. Наиболее высокие результаты по скорости преобразования достигнуты в КМОП-АЦП со складывающей (folding) архитетурой, которая характеризуется относительно невысокой потребляемой мощностью и возможностью использования низких напряжений питания (1,0-1,8 В) в аналоговых блоках [1, 2].
В данной статье рассматривается архитектура 2-портового 8-разрядного 1,8В-КМОП-АЦП на основе
высокочувствительных компараторов и
оригинального способа интерполяции с реверсируемым тактированием [3].
I. Архитектура КМОП-АЦП
На рис. 1 показана блок-схема
КМОП-АЦП, которая включает три ступени преобразования с дешифратором для определения 5-ти младших разрядов, блок определения 3-х старших разрядов и общий блок корректировки ошибок. Внешне эта блок-схема незначительно отличается от блок-схемы, приведенной в [2]. Основные отличия заключены в архитектуре блоков.
1.1. Первая ступень преобразования
Первая ступень преобразования состоит из 24-х высокочувствительных компараторов с разрешением не хуже ± 15 мВ (рис.2). Такое
Dв
Dв
Рис. 1. Блок-схема КМОП-АЦП:
Вх - аналоговый вход;
ОвькЬ Овых2 - дифференциальные цифровые выходы
Ф1
Ф2
Рис. 2. Блок-схема компаратора:
БМ - демультиплексор;
ПУ - предусилитель;
З - защелка;
БТ - Б-триггер; фь ф2 - тактовые сигналы; иоп - входное и опорные напряжения;
Рембеза Станислав Иванович - ВГТУ, д-р физ.-мат. наук, профессор, тел. (473) 243-76-95
Кононов Владимир Сергеевич - ВГТУ, соискатель, тел. (473) 223-46-79
высокое разрешение достигнуто двумя способами. Во-первых, опорное напряжение на вход предусилителя (ПУ) подается через
ивых, ^ивых - прямое и инверсное выходные напряжения
демультиплексор (ВЫ), состоящий из 30-ти КМОП-ключей. С помощью этих ключей обеспечивается компенсация напряжения смещения с точностью ± 2 мВ. При увеличении количества ключей до 60 можно повысить точность компенсации до ± 1 мВ, но на практике двух милливольт вполне достаточно. Во-вторых, в качестве защелки на выходе ПУ используется защелка (рис. 3) [4], которая считается наиболее чувствительной из всех известных КМОП-защелок.
Ип
Ив
Рис. 3. Электрическая схема защелки:
, Иивх — прямое и инверсное входные напряжения;
ивых, КИвых — прямое и инверсное выходные напряжения; ип - напряжение питания
Однако эта защелка имеет существенный недостаток, связанный с образованием «пичков» на фоне выходных логических уровней, совпадающих с тактовыми сигналами. Поэтому для предотвращения проникновения «пичков» на выходы компаратора
дополнительно используется Б-триггер. Тактирование защелки и Б-триггера осуществляется короткими (~ 0,3-0,45 нс) сигналами, имеющими одинаковые периоды (~ 5,4 нс) и следующими друг за другом. При такой длительности и скважности, как показала практика, нет необходимости применять дополнительный усилитель выборки-хранения на входе КМОП-АЦП.
1.2. Вторая ступень преобразования
Вторая ступень преобразования построена по схеме интерполяции 3-го порядка (рис. 4). Она состоит из 8-ми складывающих усилителей (СУ), к выходам которых подключено по 3 защелки, которые тактируются сигналами фг1, фг2, ф0. Сигналы фг1, фг2 реверсируются по сигналу Иуп = 1, поступающему из схемы управления (на рис.4 не показана). Это происходит тогда, когда ступенчатый сигнал на входе СУ перестает нарастать и начинает изменяться по спадающей траектории [3]. Сигнал ф0 является промежуточным и не
а)
I
Рис. 4. Схема интерполяции 3-го порядка (а) и временные диаграммы сигналов (б): и1-и3 - сигналы на выходах защелок З1-З3
реверсируется. Его период равен периодам сигналов фг1, фг2, которые не изменяются в процессе реверсирования. Привязка сигналов фг1, фг2, ф0 к сигналу иСУ на выходе СУ показана на рис.4, б. На этом же рисунке стрелками иллюстрируется процесс реверсирования
сигналов фг1, фг2 и его влияние на форму сигналов на выходах защелок.
Схема (рис.4) не чувствительна к напряжениям смещения на входах защелок, так как в типичном случае перепад напряжений на выходе СУ (~ 0,3 В) практически на порядок превышает значения этих напряжений (~ 30 мВ). Здесь предполагается, что перепад напряжений на входах СУ соизмерим с напряжением питания и поэтому СУ не
рассматривается в качестве объекта повышенной чувствительности к напряжению смещения. Как показала практика, для обеспечения устойчивой работы второй
ступени преобразования на частотах до 1-2 ГГц вполне применимы 3-входовые
дифференциальные СУ с резисторными нагрузками [3] и обычные Я8-триггеры в качестве защелок на выходах СУ.
1.3. Третья ступень преобразования
Третья ступень преобразования построена по схеме интерполяции 4-го порядка (рис. 5). Она состоит из 8-ми СУ, к выходам которых подключено по 4 защелки, которые
тактируются сигналами фг1, фг2, ф01, ф02, ф03. Как и в схеме (рис. 4), сигналы фг1, фг2
реверсируются, а сигналы ф01-ф03, наоборот, не реверсируются и являются промежуточными по отношению к реверсируемым сигналам. Периоды сигналов фгЬ фг2, фш одинаковые. Они в 2 раза меньше периода сигналов ф02, ф03, которые сдвинуты друг относительно друга на время, равное периоду сигналов фгЬ фг2, ф0Ь Это важное требование, вытекающее из рассмотрения рис.5,в, необходимо для обеспечения правильной работы третьей ступени преобразования. В остальном эта ступень ничем не отличается от второй ступени преобразования.
1.4. Остальные блоки
Остальные блоки (дешифратор, блок определения старших разрядов, блок корректировки ошибок и др.) построены по известным схемам и поэтому в данной статье не рассматриваются.
II. Результаты моделирования
Для оценки скоростных возможностей архитектуры КМОП-АЦП проводилось
моделирование 5-разрядного тракта с дешифратором на выходе третьей ступени преобразования. Модели типовых элементов
а)
б)
в)
Рис. 5. Схема интерполяции 4-го порядка (а,б) и временные диаграммы сигналов (в): и1-и4 - сигналы на выходах защелок З1-З4
(slow, typical, fast) выбирались в соответствии с правилами проектирования для стандартной технологии 0,18 мкм-КМОП-КНИ.
Моделирование с использованием программы Spectre показало, что все ступени преобразования, кроме дешифратора, обеспечивают высокую точность
преобразования в диапазоне частот до 2-2,5 Ггц. Однако стандартная 2-портовая организация КМОП-АЦП не позволяет реализовать эту возможность из-за задержки дешифратора, которая составляет около 0,6-0,75 нс даже при использовании древовидного дешифратора [5, 6]. Поэтому при такой организации КМОП-АЦП с проектными нормами 0,18 мкм частотный диапазон необходимо ограничить до 1-1,5 ГГц. Повышение частоты до 2-2,5 ГГц возможно только при 4-портовой организации, которая на практике используется редко, либо при переходе к проектным нормам менее 0,18 мкм.
III. Заключение
Проведенный анализ позволяет сделать следующие выводы:
1. Рассмотренная архитектура 2-портового КМОП-АЦП, построенная на основе высокочувствительных компараторов и способа интерполяции с использованием
интерполирующих защелок с реверсируемым тактированием, обеспечивает высокую точность преобразования в диапазоне частот до 1-1,5 ГГц при напряжении питания 1,8В ± 5% и проектных нормах 0,18 мкм. Основным
фактором ограничения частоты является задержка дешифратора на выходе третьей
ступени преобразования.
2. Для повышения диапазона частот
необходимо использовать нестандартную
4-портовую организацию КМОП-АЦП, либо переходить к проектным нормам менее
0 ,18 мкм.
Литература
1. Rudy van de Plassche. CMOS integrated analog-to-digital and digital-to-analog converters / Rudy van de Plassche // Kluwer academic publishers. - 2003. - 588с.
2. Рембеза С.И. Высокоскоростные аналогоцифровые преобразователи на КМОП-транзисторах и подложках «кремний на изоляторе» / С.И. Рембеза, В.С. Кононов // Вестник Воронежского государственного технического университета. - 2010. - т.6. - №12, с. 206-212.
3. Рембеза С.И. Способы интерполяции и синхронизации процесса преобразования для высокоскоростных АЦП со складывающей архитектурой / С.И. Рембеза, В.С. Кононов // Вестник Воронежского государственного технического университета. - 2011. -т.7. - №11, с. 24-27.
4. Okada H. Offset Calibrating Comparator Array for 1.2-V, 6-bit, 4-Gsample/s Flash ADCs using 0.13-^m generic CMOS technology / H. Okada end an. // ESSCIRC 2003 Proceedings. - 2003, p. 711-714.
5. D. Lee. Fat tree encoder design for ultra-high speed flash A/D converters / Lee D. // The Pennsylvania State University / - Departament of Computer Science & Engineering. - University Park. - PA16802.
6. Рембеза С.И. Древовидные дешифраторы в
параллельных аналого-цифровых преобразователях на КМОП-транзисторах и подложках «кремний на изоляторе» / С.И. Рембеза, В.С. Кононов // Вестник Воронежского государственного технического
университета. - 2010. - т.6. - №12, с. 193-195.
Воронежский государственный технический университет
HIGH SPEED CMOS ADC WITHOUT CAPACITORS AND WITH INTERPOLATING
LATCHES AND CLOCK REVERSION
S.I. Rembeza, V.S. Kononov
Architecture of 2-port 8-bit 1,8 V CMOS ADC with high-sensitive comparators, interpolating latches and clock reversion was studied. It is shown, that such architecture provides high precision of conversion in frequency range up to 1-1,5 GHz in 0,18 ^m technological process. It is found, that definitive factor reducing frequency range is delay in decoder, that is placed after the last (third) stage of conversion
Key words: CMOS, ADC, interpolation, reversion, conversion
