CC BY
124
УДК 681.527.72: 621.3.049.774
СИСТЕМА ИНИЦИАЛИЗАЦИИ ПРОГРАММИРУЕМОЙ ЛОГИЧЕСКОЙ
ИНТЕГРАЛЬНОЙ СХЕМЫ
Д.В. Матюшин, С.А. Цыбин, С.И. Курганский
Разработана компактная система инициализации программируемой логической интегральной схемы (ПЛИС) с поддержкой контроля нескольких источников питания. Рассмотрен состав и назначение блоков, проведена оптимизация детектора уровней по занимаемой площади и потребляемой мощности. Приведены результаты моделирования системы в диапазоне температур и питающих напряжений
Ключевые слова: программируемая логическая интегральная схема, начальный сброс, контроль питания
При включении питания цифровой интегральной схемы (ИС) напряжение источника питания достигает номинального значения не мгновенно, а через какое-то конечное время. Во время этого переходного процесса до подачи команды сброса состояние элементов памяти, таких, как триггеры, ячейки статической и динамической памяти, будет неопределённым. Для инициализации начального состояния схемы требуется записать в часть элементов памяти определенные значения. Данные элементы, как правило, находятся на достаточно глубоком уровне иерархии схемы, что требует нескольких тактов и определенной последовательности сигналов для их инициализации.
К числу наиболее сложных и перспективных цифровых устройств можно отнести программируемые логические интегральные схемы (ПЛИС). Функциональность данного класса ИС определяется не на этапе разработки и изготовления, а формируется разработчиком с использованием языков описания аппаратуры, таких, как Уеп1о§ ИОЬ, УИОЬ.
С уменьшением технологических норм произошло разделение напряжений питания пользовательских выводов и ядра схемы. Помимо контроля напряжения питания ядра ПЛИС требуется контролировать питание дополнительных блоков, таких, как высокоскоростные приёмопередатчики и блоки фазовой автоподстройки частоты, а также напряжение периферийных элементов, которое может быть различным в зависимости от используемого стандарта передачи данных. Если какие-то блоки или группы выводов не задействованы, их можно (и нужно) отключить от источника пи-
Матюшин Денис Владимирович - ОАО «КТЦ «Электроника», ведущий специалист, e-mail: [email protected] Цыбин Сергей Александрович - ОАО «КТЦ «Электроника», канд. техн. наук, e-mail: [email protected] Курганский Сергей Иванович - ВГУ, д-р физ.-мат. наук, профессор, e-mail: [email protected]
тания для снижения энергопотребления, а контроль напряжений этих блоков в системе инициализации ПЛИС должен быть выключен.
Система инициализации ПЛИС, блок-схема которой приведена на рис. 1, состоит из одного или нескольких детекторов уровней, имитатора критических блоков ядра ПЛИС и линии задержки импульса сброса.
Детекторы
уровней
УсИ core q
Vdd Ю q
VddN q
Имитатор
ядра
Элемент
задержки
d q
reset
Dr
I
d q
reset
о
I
POR
Рис. 1. Блок-схема системы инициализации
Детектор уровня предназначен для определения минимального рабочего напряжения питания и имеет порог срабатывания, примерно равный сумме пороговых напряжений р- и п-канальных транзисторов. Электрическая схема и временная диаграмма его работы приведены на рис. 2. Блок детектора уровня состоит из двух каскадов, подключенных к контролируемому источнику питания, и триггера Шмитта.
Рис. 2. Детектор уровня напряжения питания: а) электрическая схема; б) временная диаграмма
Транзисторы N0 и P0 определяют порог срабатывания детектора Vdet, резистор R и транзистор N1 выполняют роль нагрузочных сопротивлений. При включении питания, когда напряжение источника Vdd меньше порогового напряжения n-канальных транзисторов, узел a через резистор R заряжен до уровня Vdd, а разница напряжений между истоком и затвором транзистора P0 равна нулю. При достижении источником питания порогового напряжения n-канальных транзисторов открывается транзистор N1 и притягивает узел b к уровню нуля, а выход q переходит в логическую 1. Потенциал узла a более не увеличивается, а, соответственно, растёт разность потенциалов между затвором и истоком транзистора P0. При возрастании напряжения питания Vdd выше порога срабатывания детектора Vdet начинает открываться транзистор P0 и за счёт большего тока перетягивает узел b в логическую 1, а выход q в лог. 0.
Такая схема позволяет сформировать импульс сброса как при включении питания, так и при снижении уровня питающего напряжения в ходе работы ИС. При нарастании питающего напряжения детектор формирует импульс сброса длительностью Tdet и отключается при достижении уровня Vdet (см. рис. 2б). Данная схема критична к скорости нарастания напряжения питания Vramp (Vramp = Vdd / Tramp, Vdd - номинальное напряжение источника питания, Tramp -время нарастания напряжения источника питания до номинального значения). Максимально допустимая скорость нарастания напряжения уменьшается с ростом сопротивлений R и N1. Таким образом, снижение статической мощности потребления за счет увеличения сопротивлений находится в противоречии с занимаемой площадью и работоспособностью детектора при высоких значениях Vramp.
Ширина канала транзистора N1 выбрана минимальной и равна 0.5 мкм. При R, равном 50 кОм, и отношении длины к ширине канала N2 (K), равном 20, а также при R = 75 кОм и K = 16 допустимая скорость Vramp в худших условиях составляет 1.7 В/мкс. При увеличении сопротивления до 100 кОм и снижении K до 12 допустимая скорость Vramp составит 2.2 В/мкс. Дальнейшее увеличение сопротивления нерационально, поскольку приводит к перерасходу площади кристалла и снижению соотношения между собственным током детектора и токами утечки через остальные структуры детектора, что может сказаться на помехоустойчивости.
Детекторы напряжений с уровнем выше напряжения питания ядра (это прежде всего элементы ввода/вывода - IO) строятся по той
же схеме с использованием высоковольтных транзисторов, за исключением того, что триггер Шмитта 10 детектора напряжений питания периферийных элементов запитан от источника напряжения питания ядра ПЛИС. Напряжение питания ядра ПЛИС (У^ С0Ге), выполненной по технологии 180 нм, составляет 1.8 В ± 5%, напряжение питания периферийных элементов (У^ю) - 3.3±0.3 В. Значения уровней срабатывания детекторов У^, контролирующих напряжение питания ядра У^ С0Ге и напряжение питания периферийных элементов У^ ю, приведены в табл. 1 в рабочем диапазоне температур для различных моделей транзисторов.
Таблица 1
Пороговые напряжения детекторов уровней
T, °С Используемая модель
TM WS WP WO WZ
Порог срабатывания детектора Vdd core, В
О ю 1 1.152 1.224 1.080 1.152 1.152
+27 0.936 1.008 0.864 0.964 0.936
+125 0.682 0.756 0.538 0.703 0.644
По] рог срабатывания детектора Vdd ю, В
О ю 1 1.812 1.884 1.740 1.812 1.740
+27 1.596 1.668 1.524 1.596 1.596
+125 1.380 1.452 1.308 1.380 1.380
После перехода в лог. 0 выходов всех детекторов напряжений на выходе элемента ИЛИ-НЕ (см. рис. 1) формируется логическая 1, разрешающая работу остальных частей системы инициализации ПЛИС. Передний фронт сигнала сброса разрешает работу имитатора критичных элементов ПЛИС (см. рис. 3). К ним можно отнести элементы, в которых уровни сигналов имеют неполный размах, а также элементы, нормальное функционирование которых зависит от корректного соотношения размеров транзисторов. Для ядра ПЛИС такими элементами являются коммутаторы системы межсоединений [1], ячейки конфигурационной памяти [2] и двухпортовые ячейки выделенной памяти. Для коммутаторов межсоединений критичными являются переключения в обоих направлениях. Характеристики переключения из 0 в 1 (рис. 3а) связаны с соотношением пороговых напряжений п-канального транзистора и инвертора восстановления уровня. Цепочка транзисторов №-N6 выполняет роль имитатора повышенной утечки в коммутаторе, возникающей при внешних воздействиях. Переключение этих же коммутаторов из 1 в 0 (рис. 3б) связано с компенсацией р-канального транзистора восстановления уровня Р0 драйвером, соединенным через несколько проходных п-канальных транзисторов коммутатора. Для однопортовой
ячейки конфигурационной памяти (рис. 3в) худшим случаем будет операция записи, а для двухпортовой ячейки памяти (рис. 3г) - операция записи по одному порту при одновременном чтении по другому порту.
РО
А
q
,-£>oi£>o—
= N3 N4 N5 N6 reset------------ОН^
а)
NO N1 N2
Рис. 3. Критичные элементы ядра ПЛИС: а) коммутатор (фронт); б) коммутатор (спад); в) однопортовая ячейка ОЗУ; г) двухпортовая ячейка ОЗУ
Рис. 4. Электрическая схема линии задержки сигнала сброса: а) на ЯС элементе; б) на основе счетчика
После подтверждения работоспособности всех частей ядра схемы сигнал сброса проходит через линию задержки, состоящую из нескольких элементов. При использовании элементов задержки, показанных на рис. 4а, время задержки определяется соотношением тока транзистора Р1 и подзатворной ёмкости N1. Затвор транзистора N1 ограничен топологическими нормами и имеет площадь, равную 230 мкм2. Для уменьшения тока транзистор Р1 выполнен длинноканальным и при минимальной ширине канала имеет длину 12 мкм. Зависимость за-
держки от варьирования параметров элементов и условий работы приведена в табл. 2.
Таблица 2
Характеристики системы инициализации ПЛИС в различных условиях
Параметр Условия моделирования
Худ. Тип. Лучш.
Порог детектора Vdd core, В 0.756 0.936 1.080
Ток детектора Vdd core, мкА 18.58 25.85 40.20
Порог детектора Vdd IO, В 1.452 1.596 1.740
Ток детектора Vdd IO, мкА 26.37 36.75 53.71
Длительность задержки POR RC (рис. 4а), нс 478.4 313.1 200.1
Частота генератора I0-I4 (рис. 4б), МГц 10.85 16.68 25.98
Длительность задержки POR counter (рис. 4б), мкс 377.4 245.5 157.6
Моделирование выполнено в системе HSPICE с использованием моделей транзисторов bsim3v3 [3,4] для технологического процесса 180 нм. Худшими условиями являются: медленная модель WS, температура T = +125°C, напряжение питания ядра и периферии соответственно 1.71 В и 3.0 В. Типичным условиям соответствует модель TM, T = +27°C, напряжения питания 1.8 В и 3.3 В. Лучшим условиям соответствует модель WP, T = -60°C, напряжениям питания 1.89 В и 3.6 В. Таким образом, цепь задержки, составленная из четырех элементов, будет задерживать сигнал сброса в среднем на 1.25 мкс в нормальных условиях.
В реальных условиях при применении в аппаратуре в качестве источников питания линейных или импульсных стабилизаторов временная диаграмма нарастания напряжения питания имеет сложный вид. Реальные характеристики нарастания напряжения питания, снятые с использованием цифрового запоминающего осциллографа, приведены на рис. 5 (Vdd IO -напряжение питания периферийных элементов, Vdd core - напряжение питания ядра). Эти кривые были поданы в качестве тестового воздействия для моделирования работы системы инициализации. Как видно из рис. 5, пульсации источника питания приводят к ложным срабатываниям системы инициализации, использующей элементы задержки RC типа (кривая POR RC).
Для исключения ложного срабатывания сигнала сброса его длительность следует увеличить до сотен микросекунд. При увеличении длительности линии задержки наращиванием количества элементов задержки RC типа, показанных на рис. 4а, существенная часть площади может быть занята емкостными элементами. Расширить импульс сброса без значительного
ухудшения габаритных показателей можно за счет схемы, показанной на рис. 4б. На элементах I0-I4 собран отключаемый кольцевой генератор, выход которого соединен с тактовым входом счетчика, построенного на T-триггерах F0-Fn. Требуемая длительность сигнала сброса обеспечивается нужной разрядностью счётчика. Временная диаграмма работы системы инициализации с применением этого блока и разрядностью счётчика, равной 12, показана на рис. 5, кривая POR counter.
1.0
Время, мс
Рис. 5. Временная диаграмма включения источников питания
Предлагаемый подход к построению системы инициализации ПЛИС позволяет легко изменять количество контролируемых источников питания и варьировать длительность формируемого импульса сброса. Разработанная система инициализации применена в отече-
ственных ПЛИС, изготовленных по технологии 180 нм, поддерживает контроль двух питающих напряжений и занимает площадь, равную 3800 мкм2, из которых около 50% приходится на площади сопротивлений детекторов уровней питающих напряжений и ёмкости RC элементов задержки. В диапазоне температур и питающих напряжений данная система работоспособна до скоростей нарастания напряжения, равных 2.2 В/мкс, имеет статический ток потребления в диапазоне от 45 до 94 мкА и длительность сигнала сброса от 159 до 380 мкс при 12-ти разрядном счётчике.
На финальном этапе требуется инициализация остальных запоминающих элементов, что требует формирования определённой последовательности сигналов. Данная процедура зависит от конкретной реализации ПЛИС и выполняется системой конфигурирования [5], которая индивидуальна для разных архитектур ПЛИС.
Литература
1. Lewis, D. The Stratix II Logic and Routing Architecture / D. Lewis, E. Ahmed, G. Baeckler, V. Betz et al. // FPGA 2005: ACM Symposium on FPGAs, New York, ACM, Feb 2005. - p. 14-20.
2. Матюшин, Д. В. Моделирование ячейки ОЗУ программируемой логической интегральной схемы [Текст] / Д. В. Матюшин, С. И. Курганский // Вестник Воронежского государственного технического университета. - 2011. - Т. 7. - № 7. - С. 103-105.
3. Liu, W. BSIM3v3.2.2 MOSFET Model User’s Manual / W. Liu, X. Jin, J. Chen et al. // Department of Electrical Engineering and Computer Sciences, University of California, Berkeley, 1999. CA 94720. - 240 p.
4. Учет условия постоянства неизвестной функции в конечно-элементном комплексе программ FEMPDESOLVER [Текст] / М. И. Батаронова, С. А. Ко-стрюков, В. В. Пешков, Г. Е. Шунин // Вестник Воронежского государственного технического университета. -2010. - Т. 6. - № 11. - С. 227-230.
5. Матюшин, Д. В. Моделирование системы конфигурирования и тестирования программируемой логической интегральной схемы [Текст] / Д. В. Матюшин, С. И. Курганский // Системы управления и информационные технологии - № 4.1(46). - 2011. - С. 151-154.
ОАО «Конструкторско-технологический центр «Электроника» Воронежский государственный университет
INITIALIZATION SYSTEM OF FIELD PROGRAMMABLE GATE ARRAY D.V. Matyushin, S.A. Tsybin, S.I. Kurganskii
A compact initialization system of the programmable logical gate arrays (FPGA) with multi-voltages support was developed. The structure and purpose of blocks is considered, optimization of the power level detectors on the occupied space and power consumption is carried out. Results of model operation of initialization system in temperature range, models and power voltages are given
Key words: field programmable gate array, power-on reset, brown-out detector
