CC BY
17
гмз
http://dx.doi.org/10.35596/1729-7648-2021-19-7-5-12
Оригинальная статья Original paper
УДК 621.382.322
ЭКСПЕРИМЕНТАЛЬНЫЕ ИССЛЕДОВАНИЯ И МОДЕЛЬ ДВУХЗАТВОРНОГО JFET ДЛЯ АНАЛОГОВЫХ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
Я Д. ГАЛКИН1' 2, О.В. ДВОРНИКОВ3, В.А. ЧЕХОВСКИЙ2, Н.Н. ПРОКОПЕНКО4
1 Белорусский государственный университет информатики и радиоэлектроники (г. Минск, Республика Беларусь)
2Институт ядерных проблем Белорусского государственного университета (г. Минск, Республика Беларусь)
3ОАО «Минский научно-исследовательский приборостроительный институт» (г. Минск Республика Беларусь)
4Донской государственный технический университет (г. Ростов-на-Дону, Россия)
Поступила в редакцию 24 мая 2021
© Белорусский государственный университет информатики и радиоэлектроники, 2021
Аннотация. Одним из направлений улучшения параметров аналоговых интегральных микросхем является разработка новых и модернизация существующих конструкций интегральных элементов без значительного изменения технологического маршрута изготовления интегральных микросхем с одновременным созданием моделей новых интегральных элементов. В статье рассмотрены результаты экспериментальных исследований двухзатворного полевого транзистора с управляющим р-п-переходом, изготовленного по технологическому маршруту ЗСВГГ ОАО «Интеграл». На основе полученных результатов предложена электрическая модель двухзатворного полевого транзистора с управляющим р-п-переходом, описывающая особенности его применения в аналоговых интегральных микросхемах. Приведено сравнение результатов измерений и моделирования вольтамперных характеристик с использованием созданной модели при разных режимах управления затворами. Малая емкость и обратный ток верхнего затвора двухзатворного полевого транзистора с управляющим р-п-переходом, возможность компенсации постоянной составляющей входного тока обеспечивают значительное улучшение характеристик таких аналоговых интегральных микросхем, как электрометрические операционные усилители и зарядочувствительные усилители. Разработанный двухзатворный полевой транзистор с управляющим р-п-переходом может найти применение в устройствах считывания сигналов, необходимых в аналоговых интерфейсах датчиков космического приборостроения и ядерной электроники.
Ключевые слова: полевой транзистор с управляющим р-п-переходом, двухзатворный транзистор, электрометрический усилитель, зарядочувствительный усилитель, компенсация входного тока.
Конфликт интересов. Авторы заявляют об отсутствии конфликта интересов.
Для цитирования. Галкин Я.Д., Дворников О.В., Чеховский В.А., Прокопенко Н.Н. Экспериментальные исследования и модель двухзатворного ШЕТ для аналоговых интегральных микросхем. Доклады БГУИР. 2021; 19(7): 5-12.
EXPERIMENTAL STUDIES AND A DOUBLE GATE JFET MODEL FOR ANALOG INTEGRATED CIRCUITS
YAROSLAV D. GALKIN1 2, OLEG V. DVORNIKOV3, VLADIMIR A. TCHEKHOVSKI2,
NIKOLAY N. PROKOPENKO4
1 Belarusian State University of Informatics and Radioelectronics (Minsk, Republic of Belarus) 2Institute for Nuclear Problems of Belarusian State University (Minsk, Republic of Belarus)
3Minsk Research Instrument-Making Institute JSC (MNIPI JSC) (Minsk, Republic of Belarus) 4Don State Technical University (Rostov-on-Don, Russia)
Submitted 24 May 2021
© Belarusian State University of Informatics and Radioelectronics, 2021
Abstract. One of directions of improving parameters of analog integrated circuits is a development of new and modernization of existing designs of integrated elements without significantly changing of a technological route of integrated circuit manufacturing with a simultaneous creation of new integrated elements models. The article considers the results of experimental studies of the double gate junction field-effect transistor manufactured according to the 3CBiT technological route of JSC Integral. Based on the obtained results, the electrical model of double gate junction field-effect transistor is proposed, which describes the features of its application in analog integrated circuits. Comparison of I-V characteristics of measurements results and created model simulation are presented. A small capacity and a reverse current of a double gate junction field-effect transistor top gate, an ability to compensate for the DC (direct current) component of an input current provide a significant improvement in the characteristics of analog integrated circuits such as electrometric operational amplifiers and charge-sensitive amplifiers. The developed double gate junction field-effect transistor can be used in signal readout devices required in the analog interfaces of space instrument sensors and nuclear electronics.
Keywords: junction field-effect transistor, double gate transistor, electrometric amplifier, charge-sensitive amplifier, input current compensation.
Conflict of interests. The authors declare no conflict of interests.
For citation. Galkin Y.D., Dvornikov O.V., Tchekhovski V.A., Prokopenko N.N. Experimental studies and a double gate JFET model for analog integrated circuits. Doklady BGUIR. 2021; 19(7): 5-12.
Введение
Двухзатворные полевые транзисторы с управляющим p-n-переходом (double gate junction field-effect transistor, DG JFET) - известный вид полупроводниковых приборов, в которых использование второго затвора позволяет получить дополнительные преимущества. Так, меньшая площадь p-n-перехода и, следовательно, малая емкость и обратный ток верхнего затвора (top gate, TG) по сравнению с нижним затвором (bottom gate, BG) в интегральных DG JFET применяются в электрометрических операционных усилителях (ОУ) для обеспечения крайне малого входного тока на уровне десятков фемтоампер и большой полосы пропускания [1, 2]. Установка режима работы заданием напряжения на нижнем затворе, применение паразитного биполярного транзистора (bipolar junction transistor, BJT) между верхним и нижним затвором DG JFET неоднократно применялись для оптимизации параметров зарядочувствительных усилителей (ЗЧУ) [3-5].
Известно, что для JFET разработан ряд моделей, описывающих с достаточно высокой точностью вольтамперные характеристики (ВАХ) в разных режимах работы [6, 7]. Однако, несмотря на указанные факторы, применение DG JFET в аналоговых интегральных микросхемах (ИМС) затруднено, прежде всего, из-за отсутствия моделей, учитывающих особенности установки режима работы DG JFET, а именно: управление верхним затвором и задание постоянного напряжения на нижнем; использование паразитного BJT, в котором
эмиттером является нижний затвор, а коллектором - верхний затвор, для компенсации постоянного входного тока, протекающего в цепи верхнего затвора.
Целью настоящей статьи является рассмотрение результатов работ по обеспечению применения DG JFET в аналоговых ИМС: экспериментальному изучению особенностей их ВАХ и разработанной электрической модели DG JFET.
Экспериментальное исследование ВАХ двухзатворного JFET
Изучаемые DG JFET предназначены для применения в радиационно-стойком базовом матричном кристалле МН2ХА031, изготовленном по технологическому маршруту 3СВ^ [8]. Конструктивными особенностями исследуемых DG JFET являются:
- центральное расположение области стока, окруженной со всех сторон областью верхнего затвора;
- глубина залегания (толщина) полупроводниковых областей р-канала, п-эпитаксиального слоя, п+-скрытого слоя выбрана таким образом, чтобы при увеличении напряжения на обратно смещенном р-п-переходе нижний затвор-канал область пространственного заряда этого перехода вначале распространялась в эпитаксиальный слой, а затем, дойдя до я+-скрытого слоя, начинала распространяться в р-канал.
Таким образом, в описанной конструкции JFET уменьшается напряжение отсечки нижнего затвора, что очень важно для аналоговых ИМС с малым напряжением питания.
Основные результаты измерений зависимости тока стока /д и крутизны ём (ём = А/д/АУоб) от напряжения затвор-исток Уоб экспериментальных образцов DG ДБЕТ, выполненных измерителем параметров полупроводниковых приборов ИППП-1 и обработанных графическим постпроцессором, показаны на рис. 1-4 при различном соединении затворов и фиксированном напряжении на р-я-переходах верхний затвор-исток Утоб или нижний затвор-исток Увоб.
§01пщ)
80т
40т
1 \ \ ^
\.......!.....\
\
120т
80т
40т
> i
4S
0 4.0 8.0 Vgs,Y
Рис. 1. Зависимость VID от VGS: 1 - с соединенными затворами; 2 - управление верхним затвором и Vbgs = 0 В;
3 - управление нижним затвором и VTGS = 0 В
Fig. 1. VId-Vgs charcteristics: 1 - connected gates; 2 - top gate Fig. 2. VId-Vgs characteristics: 1 - Vbgs = 0 V;
controlling and Vbgs = 0 V; 3 - bottom gate controlling and Vras = 0 V 2 - Vbgs = 1 V; 3 - Vbgs = 2 V; 4 - Vbgs = 3 V
0 2.5 5.0 Vtgs, V
Рис. 2. Зависимость VlD от VTGS: 1 -Vbgs = 0 В; 2 - Vbgs = 1 В; 3 - Vbgs = 2 В; 4 - Vbgs = 3 В
gJIn, v
gjiu, V
2 4 6 8 10 12 14 16 Id, mA Рис. 3. Зависимость gM/ID от ID: 1 - с соединенными затворами; 2 - Vbgs = 3 В; 3 - Vbgs = 0 В Fig. 3. gm/Id-Id characteristics: 1 - connected gates;
2 -Vbgs = 3 V, 3-Vbgs = 0 V
-0,5 0 0,5 1 1,5 2 2,5 3 3,5 4 4,5 VGS, V
Рис. 4. Зависимость gM/ID от Vgs: 1 - Vbgs = 3 В; 2 - с соединенными затворами; 3 - VBGS = 0 В Fig. 4. gM/ID-VGS characteristics: 1 - Vbgs = 3 V; 2 - connected gates; 3 - Vbgs = 0 V
ДокладыБГУИР Бокьаэт БОШК Т. 19, № 7 (2021)_V. 19, N0. 7 (2021)
Анализ результатов измерений позволяет сделать следующие выводы.
1. Как следует из модели Шихмана - Ходжеса для ^>-JFET при напряжении между истоком и стоком Уда, превышающим напряжение отсечки Утн, т. е. при Уда > Утн, зависимость
от Уо8 должна представлять собой прямую линию, пересекающую ось абсцисс при напряжении УGS = Утн. Однако на экспериментальных графиках, показанных на рис. 1, наблюдается различный наклон кривых
от Уз5, который в области больших токов стока обусловлен влиянием сопротивления полупроводниковой области истока, а в области малых токов - отличием ВАХ в подпороговой области. Таким образом, модель Шихмана - Ходжеса недостаточно точно описывает ВАХ изучаемого DG JFET в широком диапазоне токов стока, и идентификацию напряжения отсечки рекомендуется выполнять по результатам измерений в области средних токов стока в соответствии с методикой, приведенной в [8].
2. Для изучаемого DG JFET Утнбоо /Утнтоо = 1,474 (где Утнбоо - напряжение отсечки при управлении нижним затвором и Утоя = 0 В, Утнтоо - напряжение отсечки при управлении верхним затвором и Убо8 = 0 В), в то время как для известных конструкций это отношение составляет 4,14 [2], что подтверждает правильность использованных конструктивных особенностей по увеличению эффективности управления током стока напряжением нижнего затвора.
3. Величина напряжения отсечки при управлении верхним затвором Утнто почти линейно зависит от Убо8 (рис. 2).
4. В ряде аналоговых схем выбор режима работы JFET осуществляют с учетом
отношения крутизны gM = к току стока 1о [9]:
gA
Id
^IBETA, (D
Id
Sa
V - V
v th v gs
(2)
2
где BETA - параметр модели Шихмана - Ходжеса (удельная крутизна).
Экспериментальные кривые (рис. 3, 4) качественно совпадают с (1), (2) и позволяют сформулировать следующие рекомендации:
- наилучшим режимом работы JFET, обеспечивающим максимальное усиление напряжения при минимальном токе потребления за счет большой величины gM/Id, является режим работы при напряжении затвор-исток вблизи напряжения отсечки;
- реализация указанного режима дополнительно обеспечивает температурную стабильность рабочей точки, достигаемую обычно при |Vgs| = |Vth|-0,66 В [10], но уменьшает допустимый диапазон рабочего напряжения за счет относительно большого падения напряжения на обратносмещенном переходе затвор-исток;
- наиболее целесообразно применение DG JFET при постоянном обратном напряжении на нижнем затворе, что одновременно обеспечивает высокое отношение gM/Id и большой допустимый диапазон рабочего напряжения;
- соединение со входом аналоговой ИМС только верхнего затвора позволяет существенно уменьшить входной ток. Это преимущество DG JFET особенно важно для радиационно-стойких аналоговых ИМС, у которых радиационное изменение gM, Id, Vth обычно невелико и основным фактором, ограничивающим допустимый уровень воздействия проникающей радиации, является увеличение обратного тока затвора.
Электрическая модель
Разработанная эквивалентная электрическая микросхема DG для программного
обеспечения LTSpice приведена на рис. 5, а на рис. 6 - предлагаемое условное графическое обозначение и схема включения DG при моделировании ВАХ.
Рис. 5. Эквивалентная электрическая схема
DG ^-JFET в LTSpice Fig. 5. Equivalent electrical circuit DG ^-JFET in LTSpice
Рис. 6. Схема включения DG p-JFET при моделировании его ВАХ Fig. 6. Connection circuit of DG p-JFET in I-V characteristics simulations
Как указывалось ранее, в некоторых схемотехнических решениях применяется транзисторное взаимодействие между затворами в DG JFET, для получения которого р-п-переход нижний затвор-исток смещается в прямом направлении, а верхний затвор-исток -в обратном, что аналогично схеме BJT с общей базой с использованием истока как базы, нижнего затвора - как эмиттера, а верхнего - как коллектора. Этот BJT учтен на эквивалентной схеме введением п-р-п-транзистора Q1, Spice-параметры которого определены из его измерений с помощью методик, описанных в [8].
Параметры J1, описывающие ВАХ, идентифицированы для встроенной в LTSpice модели Шихмана - Ходжеса по известным методикам [8] при управлении верхним затвором и Vbgs = 0 В.
Влияние нижнего затвора на ВАХ учитывает источник напряжения Е1, управляемый напряжением между истоком и нижним затвором VBGS. Коэффициент передачи напряжения VBGS в выходное напряжение источника Е1 составляет 0,79 В.
Применение Е1 основано на результатах следующего анализа.
В соответствии с моделью Шихмана - Ходжеса для области насыщения ВАХ p-JFET,
т. е. при Vsd > Vth - Vgs, Vgs < Vth, справедливо [9]
ID « BETA -VTH
1
\2
gs
V
(3)
th у
Величина BETA • VTH представляет собой ток стока при Vgs = 0 В, Vsd = Vth и, как видно
из рис. 1, одинакова при различном управлении DG JFET: соединенными затворами, верхним затвором и VBGS = 0 В, нижним затвором и VTGS = 0 В. Как следует из (3), одинаковый ток стока DG JFET при управлении верхним (при VBGS = 0 В) или нижним (при VTGS = 0 В) затвором обеспечивается в том случае, когда напряжения на соответствующих переходах затвор-исток удовлетворяют условию
У-т,
К,
Ув,
Ут,
(4)
Отношение (4) применено для перерасчета влияния УБоз на ток стока через эквивалентное изменение Утоб с помощью источника Е1. В соответствии с результатами измерений Утнтоо/Утнбоо = 0,68. Как отмечалось, модель Шихмана - Ходжеса недостаточно точно описывает ВАХ изучаемого DG ^ЕТ в широком диапазоне токов стока, поэтому для лучшего совпадения результатов измерений и моделирования в широком диапазоне токов стока коэффициент передачи был выбран 0,79.
Заметим, что частотные характеристики DG ^ЕТ учтены следующим образом: - емкость р-п-перехода исток-нижний затвор при обратном и прямом смещении описывает барьерная и диффузионная емкость эмиттерного перехода Q1 с помощью Spice-параметров с/в, т/в, у/в, //"[8];
- емкость р-я-перехода исток-верхний затвор при обратном и прямом смещении описывает барьерная и диффузионная емкость коллекторного перехода Q1 с помощью Spice-параметров е/е, т/е, у/с, /г;
- емкость р-я-перехода сток-верхний затвор описывает С1, емкость р-я-перехода сток-нижний затвор - С2, емкость р-я-перехода подложка-нижний затвор - диод D1;
- некоторые параметры модели Шихмана - Ходжеса для Л выбраны пренебрежимо малыми, т. е. еgd = 1 £ еgs = 1 £.
Таким образом, влияние встроенных в модель транзистора Л емкостей исключено, а частотные характеристики описываются другими элементами эквивалентной схемы DG JFET. Последнее объясняется тем, что введение дополнительного источника Е1 приводит к разному напряжению на выводах Л и DG JFET и не адекватному описанию СУ-зависимостей во встроенной модели Л.
Разработанная эквивалентная электрическая схема удовлетворительно описывает ВАХ DG JFET в наиболее используемых режимах работы и характеристики паразитного BJT, что подтверждает совпадение результатов измерений и моделирования на рис. 7-10.
Рис. 7. Результаты измерений (точки) и моделирования (сплошная линия) ВАХ DG p-JFET
при управлении соединенными затворами Fig. 7. Results of measurements (dots) and simulations (solid line) of I-V characteristics DG p-JFET when connected gates are controlled
Рис. 8. Результаты измерений (точки) и моделирования (сплошная линия) ВАХ DG p-JFET при управлении верхним затвором: 1 - Vbgs = 0 В;
2 - Vbgs = 1 В; 3 - Vbgs = 2 В; 4 - Vbgs = 3 В Fig. 8. Results of measurements (dots) and simulations (solid line) of I-V characteristics DGp-JFET when top gate is controlled: 1 - Vbgs = 0 V; 2 - Vbgs = 1 V;
3-Vbgs = 2V;4-Vbgs = 3V
Irg. uA
Vbgs, mV
Рис. 9. Результаты измерений (точки) и моделирования (сплошная линия) тока ITG от напряжения Vbgs Fig. 9. Results of measurements (dots) and simulations (solid line) of Itg-Vbgs characteristics
1.0
2.0
3.0 Vtgs, V
Рис. 10. Результаты измерений (точки) и моделирования (сплошная линия) тока ITG от напряжения VTGS при разном токе IBG: 1 - Ibg = 0,1 мкА; 2 - Ibg = 0,2 мкА Fig. 10. Results of measurements (dots) and simulations (solid line) of Itg-Vtgs characteristics when Ibg is different: 1 - Ibg = 0,1 uA; 2 - Ibg = 0,2 uA
Заключение
Экспериментальное изучение ВАХ двухзатворного JFET, изготовленного по технологическому маршруту 3CBiT ОАО «Интеграл», позволило установить:
- отклонение зависимости Id(Vgs) от модели Шихмана - Ходжеса в области больших и малых токов при любом режиме управления: соединенными затворами, отдельно верхним или нижним затвором;
- повышенную по сравнению с известными конструкциями двухзатворных JFET эффективность управления током стока напряжением нижнего затвора;
- почти линейную зависимость напряжения отсечки при управлении верхним затвором от напряжения нижний затвор-исток.
На основе полученных результатов создана электрическая модель, описывающая особенности применения двухзатворного JFET в аналоговых микросхемах: управление соединенными затворами, управление верхним затвором с заданием постоянного напряжения на нижнем, использование паразитного биполярного транзистора между верхним и нижним затворами.
Наиболее целесообразно применение двухзатворных JFET в тех аналоговых ИМС, основные параметры которых зависят от величины входной емкости и входного тока.
Список литературы
1. Close J.P., Counts L.W. A 50-fA junction-isolated operational amplifier. IEEE Journal of Solid - State Circuits. 1988; 23(3):843-851. DOI: 10.1109/4.328.
2. Nanver L.K. and Goudena E.J.G. Design considerations for integrated high-frequency p-channel JFETs. IEEE Transactions on Electron Devices. 1988;35(11):1924-1934. DOI: 10.1109/16.7406.
3. Fazzi A., Rehak P. «Gate-to-gate» BJT obtained from the double-gate input JFET to reset charge preamplifiers. Nuclear Instruments and Methods in Physics Research. 1996;A377:453-458. DOI: https://doi.org/10.1016/0168-9002(96)00238-0.
4. Fazzi A., Rehak P. A double-gate double-feedback JFET charge-sensitive preamplifier. Nuclear Instruments and Methods in Physics Research. 1996;A380(1-2):346-349. DOI: https://doi.org/10.1016/S0168-9002(96)00355-5.
5. Baturitsky M.A., Dvornikov O.V. The double-gate p-JFET-inputted amplifier for low-capacitance detectors. Nuclear Instruments and Methods in Physics Research. 1998;419(1):99-104. DOI: https://doi.org/10.1016/S0168-9002(98)00900-0.
6. Makris N., Bucher M., Jazaeri F., Sallese J. A Compact Model for Static and Dynamic Operation of Symmetric Double-Gate Junction FETs. 2018 48th European Solid-State Device Research Conference (ESSDERC). 2018;238-241. DOI: 10.1109/essderc.2018.8486848.
7. Petrosyants K.O., Ismail-Zade M.R., Sambursky L. Compact Si JFET model for cryogenic temperature. Cryogenics. 2020; 108:1-6. DOI: https://doi.org/10.1016/j.cryogenics.2020.103069.
8. Прокопенко Н.Н., Дворников О.В., Бугакова А.В. Проектирование низкотемпературных и радиационно-стойких аналоговых микросхем для обработки сигналов датчиков. Москва: СОЛОН-Пресс; 2021.
9. Абрамов И.И., Дворников О.В. Проектирование аналоговых микросхем для прецизионных измерительных систем. Минск: Академия управления при Президенте Республики Беларусь; 2006.
10. Достал И. Операционные усилители. Москва: Мир; 1982.
References
1. Close J.P., Counts L.W. A 50-fA junction-isolated operational amplifier. IEEE Journal of Solid - State Circuits. 1988; 23(3):843-851. DOI: 10.1109/4.328.
2. Nanver L.K. and Goudena E.J.G. Design considerations for integrated high-frequency p-channel JFETs. IEEE Transactions on Electron Devices. 1988;35(11):1924-1934. DOI: 10.1109/16.7406.
3. Fazzi A., Rehak P. «Gate-to-gate» BJT obtained from the double-gate input JFET to reset charge preamplifiers. Nuclear Instruments and Methods in Physics Research. 1996; A377:453-458. DOI: https://doi.org/10.1016/0168-9002(96)00238-0.
4. Fazzi A., Rehak P. A double-gate double-feedback JFET charge-sensitive preamplifier. Nuclear Instruments and Methods in Physics Research. 1996;A380(1-2):346-349. DOI: https://doi.org/10.1016/S0168-9002(96)00355-5.
5. Baturitsky M.A., Dvornikov O.V. The double-gate p-JFET-inputted amplifier for low-capacitance detectors. Nuclear Instruments and Methods in Physics Research. 1998;419(1):99-104. DOI: https://doi.org/10.1016/S0168-9002(98)00900-0.
6. Makris N., Bucher M., Jazaeri F., Sallese J. A Compact Model for Static and Dynamic Operation of Symmetric Double-Gate Junction FETs. 2018 48th European Solid-State Device Research Conference (ESSDERC). 2018;238-241. DOI: 10.1109/essderc.2018.8486848.
7. Petrosyants K.O., Ismail-Zade M.R., Sambursky L. Compact Si JFET model for cryogenic temperature. Cryogenics. 2020; 108:1-6. DOI: https://doi.org/10.1016/j.cryogenics.2020.103069.
8. Prokopenko N.N., Dvornikov O.V., Bugakova A.V. [Low temperature and radiation hardned analog integrated circuit design for sensors signal processing]. Moskow: SOLON-PRESS; 2021.
9. Abramov I.I. Dvornikov O.V. [Analog integrated circuit design for precision measurement systems]. Minsk: Akademiya upravleniya pri Prezidente Respubliki Belarus'; 2006. (In Russ.).
10. Dostal I. [Operational amplifiers]. Moskow: Mir; 1982. (In Russ.).
Вклад авторов
Галкин Я.Д. разработал модель двухзатворного транзистора, выполнил измерения ВАХ двухзатворных транзисторов и анализ полученных результатов.
Дворников О.В. выполнил анализ современного состояния проблемы по теме работы, сформулировал цель и задачи исследований, провел идентификацию параметров моделей.
Чеховский В.А. участвовал в разработке методик и измерениях параметров двухзатворных транзисторов.
Прокопенко Н.Н. участвовал в идентификации параметров моделей.
Authors' contribution
Galkin Y.D. has designed the DG JFET model, carried out I-V measurements of DG JFET and analysed the obtained results.
Dvornikov O.V. has analyzed the current state of the problem, formulated the goals and objectives of the work, has performed the identification of model parameters.
Tchekhovski V.A. has taken part in design of methods and parameters measurements of DG JFET. Prokopenko N.N. has taken part in the identification of model parameters.
Сведения об авторах
Галкин Я.Д., аспирант Белорусского государственного университета информатики и радиоэлектроники, младший научный сотрудник лаборатории электронных методов и средств эксперимента НИУ «Институт ядерных проблем» Белорусского государственного университета.
Дворников О.В., д.т.н., доцент, главный научный сотрудник ОАО «Минский научно-исследовательский приборостроительный институт».
Чеховский В.А., заведующий лабораторией электронных методов и средств эксперимента НИУ «Институт ядерных проблем» Белорусского государственного университета.
Прокопенко Н.Н., д.т.н., профессор, заведующий кафедрой информационных систем и радиотехники Донского государственного технического университета.
Адрес для корреспонденции
220013, Республика Беларусь,
г. Минск, ул. П. Бровки, 6,
Белорусский государственный университет
информатики и радиоэлектроники;
тел. +375-257-250-775;
e-mail: [email protected]
Галкин Ярослав Денисович
Information about the authors
Galkin Y.D., Postgraduate student at the Belarusian State University of Informatics and Radioelectronics, Junior Researcher at the Electronic Methods and Experiment Means Laboratory of Research Institute for Nuclear Problems of Belarusian State University.
Dvornikov O.V., D.Sc., Associate Professor, Main Researcher of Minsk Research Instrument-Making Institute JSC (MNIPI JSC).
Tchekhovski V.A., Laboratory Manager of the Electronic Methods and Experiment Means Laboratory of Research Institute for Nuclear Problems of Belarusian State University.
Prokopenko N.N., D.Sc., Professor, Head of the Information Systems and Radioelectronics Department of Don State Technical University.
Address for correspondence
220013, Republic of Belarus, Minsk, P. Brovki str., 6, Belarusian State University of Informatics and Radioelectronics; tel. +375-257-250-775; e-mail: [email protected] Galkin Yaroslav Denisovich
