CC BY
67
УДК 004.421.2:517.443 ББК З811.3:В161.911
НА. ГАЛАНИНА, В. А. ПЕСОШИН, Н.Н. ИВАНОВА, Б.М. КАЛМЫКОВ, Д.Д. ДМИТРИЕВ
АППАРАТУРНАЯ РЕАЛИЗАЦИЯ АЛГОРИТМА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ
С ЗАДАННЫМИ СВОЙСТВАМИ В СИСТЕМЕ СЧИСЛЕНИЯ В ОСТАТОЧНЫХ КЛАССАХ
Ключевые слова: быстродействие, быстрое преобразование Фурье (БПФ), система остаточных классов (СОК), модуль СОК, вычет, канал СОК, весовой коэффициент, операция «бабочка».
Сокращение времени обработки данных в настоящее время продолжает оставаться актуальной задачей при построении устройств спектрального анализа. Для повышения быстродействия цифровых устройств спектрального анализа в статье предложено использование теории СОК. Разработаны схемы устройства БПФ в СОК и его функциональных блоков. Полученные устройства БПФ в СОК обладают более высоким быстродействием по сравнению с аналогами, построенными на основе классических способов.
Сокращение времени выполнения быстрого преобразования Фурье (БПФ) является актуальной задачей при построении высокопроизводительных систем спектрального анализа цифровых сигналов. В настоящее время известно много реализаций алгоритма БПФ, в том числе на заказных СБИС, сигнальных процессорах, ПЛИС. Однако разработчикам не всегда удается достичь значительного повышения их быстродействия для заданной точности обработки сигналов и требуемой отказоустойчивости при условии снижения аппаратурных затрат и стоимости. Дальнейшее увеличение производительности устройств обработки данных возможно либо за счет повышения степени интеграции микросхем, усовершенствования технологии изготовления кристалла, новых архитектурных решений процессоров, либо с помощью применения эффективных алгоритмических методов повышения быстродействия [2, 8-10, 13, 14].
Одним из способов проектирования цифровых устройств с повышенным быстродействием является использование непозиционных систем счисления, в частности системы счисления в остаточных классах (СОК) [1, 3, 11, 12, 15-17]. Известно, что обработка цифровых сигналов в СОК состоит из следующих этапов: 1) кодирования входного сигнала вычетами СОК; 2) обработки полученных сигналов в соответствии с заданным алгоритмом в кольце вычетов; 3) декодирования, т.е. перевода результата обработки в позиционный код [3, 7]. Увеличение быстродействия при обработке сигналов в СОК достигается за счет перехода к параллельной обработке данных, имеющих существенно меньшую разрядность по сравнению с разрядностью исходных данных. При этом благодаря свойствам СОК можно построить системы обработки сигналов с повышенной точностью [6].
Теоретические вопросы синтеза устройств быстрого преобразования Фурье (БПФ) в СОК, к которым относятся выбор системы модулей СОК, синтез функциональных блоков БПФ в СОК, были подробно изложены в [3, 4].
Целью данного исследования является решение задачи проектирования непозиционных устройств спектрального анализа - аппаратурной реализации алгоритмов БПФ в СОК с заданными свойствами.
Структурная схема устройства для вычисления ^-точечного БПФ в СОК показана на рис. 1 [3].
выход
Рис. 1. Структурная схема устройства БПФ в СОК: 1-1, ..., 1-у- блоки определения вычетов;
2-1, ..., 2-у- вычислительные блоки;
3-1, ..., 3-у- блоки памяти для записи весовых коэффициентов;
5 - синхронизатор;
4 - блок восстановления результата
На рис. 2-4 показаны функциональные схемы блоков, которые разработаны в соответствии со структурной схемой БПФ в СОК (рис. 1): блок определения вычетов (1-5); вычислительный блок (2-5); схема операционного узла, входящая в состав блока 2-5; блок восстановления результата (4-5).
Блоки определения вычетов (рис. 2) состоят из ПЗУ (узел 6), распределителя импульсов и восьми элементов «И» (узлы 8-1 - 8-8).
В состав вычислительных блоков (рис. 2) входят десять элементов «ИЛИ» (узлы 9-1 - 9-8, 14-1 и 14-2), восемь ОЗУ (узлы 10-1 - 10-8), четыре элемента «И» (узлы 12-1, 12-2, 13-1, 13-2), два регистра (ЯД 15-1 и 15-2), два операционных узла (ОУ 16-1 и 16-2).
Схемы операционных узлов (рис. 3), входящие в состав вычислительных блоков (рис. 2), состоят из восьми ПЗУ (узлы 17-1 - 17-8), четырех регистров (ЯД 18-1 - 18-4), двенадцати элементов «И» (узлы 19-1, 19-2, 20-1, 20-2, 22-1, 22-2, 23-1, 23-2, 25-1, 25-2) и четырех элементов «ИЛИ» (узлы 21-1, 21-2, 24-1, 24-2).
Распределитель импульсов
К
г — 12-2
т—4 т2
29 —\ '
9-5 10-5 10-6
9-6
9-7 10-7 10-8
г:
а
18 26
19 _13
20 _14
21 16-1 _15
22 16
23 27
24 28
23 31
24 32
Рис. 2. Схемы блока определения вычетов (1-5) и вычислительного блока (2-5)
Рис. 3. Схема операционного узла
Рис. 4. Схема блока восстановления результата (4-8)
11-1
5
25
2-5
9-1
17 25
ОУ
26
9-2
15-1
&
27
9-3
&
4
-4
от 5
&
28
7
&
17
29
-3
18 30
19
&
20
15-2
21 16-2
&
22
-2
&
31 —
7
&
32 —
м
-1
9-8 11-2
Схема блока восстановления результата (рис. 4) состоит из четырех блоков формирователя кода (ФК 4-1 - 4-4) и четырех регистров (ЯД 39-1 - 39-4). Каждый блок формирователя кода (ФК 4-1 - 4-4) состоит из трех ПЗУ (узлы 27-1 - 27-3), четырех регистров (ЯД 28-1 - 28-4), двух константных регистров (узлы 29 и 38), двух операционных узлов (ОУ 32-1 - 32-2), сумматора (узел 37). Операционные узлы ОУ 32-1 и 32-2 блоков формирователя кода (ФК 4-1 - 4-4) (рис. 4) включают по два сумматора (узлы 30 и 31), одному элементу «НЕ» (узел 33), по два элемента «И» (узлы 34 и 35) и одному регистру (ЯД 36).
Устройство БПФ в СОК работает следующим образом. Через шину данных отчеты входного сигнала х[пТ] (п = 1, Ы5) поступают в блоки определения вычетов 1-5 (5 = 1, V). Эти блоки могут быть построены на логических схемах или микросхемах памяти, в которых каждое число на входе является адресом вычета [3]. В результате формируются V параллельных каналов обработки сигналов в кольце вычетов по выбранным основаниям СОК (N5) и происходит кодирование сигнала вычетами: по поступающему на вход микросхемы отчету сигнала х[пТ] на выходах этих блоков формируются соответствующие вычеты х5[пТ\.
Далее данные группируются по N¡18 чисел. При этом общепринятой двоичной инверсии не требуется. Затем данные разбиваются на две группы в соответствии с четностью и нечетностью номеров чисел: х(0), х(2), х(4), х(6), х(8), х(10), х(12), ...и х(1), х(3), х(5), х(7), х(9), х(11)..., а каждая из этих групп делится еще на четыре подгруппы. Таким образом формируются следующие группы: 1) для четных номеров:
первая х(0), х(8), х(16)
вторая х(2), х(10), х(18)
третья х(4), х(12), х(20)
четвертая х(6), х(14), х(22)
2) для нечетных номеров:
первая х(1), х(9), х(17)
вторая х(3), х(11), х(19)
третья х(5), х(13), х(21)
четвертая х(7), х(15), х(23)
Первая группа чисел с четными номерами записывается в узлы памяти ОЗУ 10-1, вторая - в ОЗУ 10-2, третья - в ОЗУ 10-3, четвертая - в ОЗУ 10-4; первая группа с нечетными номерами - в ОЗУ 10-5, вторая - в ОЗУ 10-6, третья - в ОЗУ 10-7, четвертая подгруппа чисел с нечетными номерами - в ОЗУ 10-8 (рис. 2). Из-за особенностей реализации алгоритма БПФ эти микросхемы памяти имеют различный объем: ОЗУ 10-1, 10-2 и 10-5, 10-6 содержат по N/4 слов, остальные - по N/8 слов.
Процесс преобразования начинается после записи массива чисел х5[кТ] в узлы памяти каждого канала. На первых (Ь-1)-х шагах (Ь = вычислительный блок отключен от блока восстановления результата, так как в это время в операционном узле сигнал Т10 не формируется (на один из входов элементов «И» 25 и 26 поступает нулевое значение, они «не открываются»). При подаче от блока управления сигналов Т6, ...Т9 «открываются» элементы «И» 19, 20, 22, 23 и сигналы с выходов операционных узлов ОУ 16-1 и 16-2 поступают на соответствующие узлы памяти ОЗУ 10-1 - 10-8. Одновременная работа двух операци-
онных узлов ОУ 16-1 и 16-2 обеспечивается при значении сигнала М = 1 (М = 0), который «открывает» элементы «И» 12-1, 12-2 и «отключает» 13-1, 13-2. При этом узел памяти 11-1 подключен к ОУ 16-1, а узел 11-2 - к ОУ 16-2.
Для реализации операции «бабочка» с прореживанием по времени (С = А + ВЯ*) и (Б = А - ВЯ*) в каналах СОК в блоках 3-5 программно формируются вычеты весовых коэффициентов <^к> и <Ук> для к-й и (к+1)-й, а также для (к + М2)-й и (к + М2+1)-й операций по модулю N5. При этом Ж5к+От2 = У!к, а V/ш/2 = Ж5к, что учтено соответствующим подключением к элементам «ИЛИ» 14-1 и 14-2 входов, по которым подаются весовые коэффициенты <^к>, <**>, <^+1>, <Ук+1> (рис. 2).
В схемах операционного узла (рис. 3) в ПЗУ 17-1 - 17-4 хранятся вычеты операций умножения, а в ПЗУ 17-5 - 17-8 - вычеты операций сложения сигналов. Объем памяти каждого из этих ПЗУ равен слов разрядности Я5. В ПЗУ 17-1 по адресу, соответствующему двоичному 2^5-разрядному коду, который составлен из слов <В> и <п>, хранится результат <Вп> (аналогично для ПЗУ 17-3), а в ПЗУ 17-2 по адресу, составленному стыковкой слов <В> и <Ук>, хранится результат <ВУк> (аналогично для ПЗУ 17-4). В ПЗУ 17-5 и 17-7 по 2Я5-разрядным адресам
[<А>, <В^>] хранятся вычеты <С>=<<А>+<В^>>, а в ПЗУ 17-6 и 17-8 - вычеты <Б>=<<А>+<ВУк>>.
На последнем шаге преобразования (при М = 0, М= 1) элементы «И» 12-1, 12-2, 13-1, 13-2 «отключены». Блоки ОЗУ 10-1, 10-2, 10-5, 10-6 подключены к операционному узлу ОУ 16-1, сигнал с выхода которого (его регистр 18) через элементы «И» 25, 26 (которые открываются при Т\0 = 1) идет на вход блока восстановления результата 4 (рис. 4).
В блоке восстановления результата хранятся априорные суммы: в ПЗУ 27-1 - <^> = <а1р1+а2р2>Лт, в ПЗУ 27-2 - <52> = <а3р3+а4р4>^ в ПЗУ 27-3 -<53>=<а5р5+а6р6>дт. Регистры блока 4 обеспечивают конвейерный режим работы на Ь-м шаге. Вычеты <5г> из ПЗУ 27-1 и 27-2 подаются на вход логической схемы, состоящей из сумматоров 30 и 31 и двух элементов «И» 34, 35. Значение сигнала, равное -Л, хранится в регистре 29. Если 51+52 < Л, то в знаковом разряде сумматора 31 формируется единица, открывается элемент «И» 35 и сумма <51+52>л записывается в регистр ЯД 36. Если же 51+52 выходят за пределы Л, то в знаковом разряде сумматора 31 формируется нуль, «открывается» элемент «И» 35 и число <51+ 52 - Л>Л = <51+52>Л записывается в регистр ЯД 36. Аналогично работает операционный узел ОУ 32-2. Специфическое представление нуля через N/2 требует проведения операции нормализации чисел при восстановлении результата обработки данных. Из числа ¥к, которое формируется операционным узлов ОУ 32-2, в сумматоре 37 вычитается N/2 (-N/2 хранится в регистре 38). Здесь же результат нормируется путем сдвига запятой на Л2 разрядов влево. Четыре одинаковых блока формирователя кода (ФК 4-1 -4-4) используются для одновременной обработки четырех чисел а^, а<;+1, а£+2, (Х5+3 с выхода каждого канала. Результаты преобразований Ек, ^к+ь ^к+2, ^к+3 считываются с выхода устройства БПФ в СОК из регистров 39-1 - 39-4.
Результаты компьютерного моделирования подтвердили теоретические предположения об увеличенном быстродействии устройств вычисления БПФ в
СОК по сравнению с таковыми, построенными на основе позиционных систем счисления [5, 6]. Такие результаты достигнуты за счет сокращения количества процессорных циклов на вычисление БПФ.
Выводы. В статье предложен аппаратурный метод синтеза устройств ЦОС в СОК. Синтезированы функциональные модули вычислительной техники для практической реализации базовых операций БПФ в СОК. Разработанное устройство БПФ в СОК отличается более высоким быстродействием по сравнению с классическими схемами, что подтверждено проведенным компьютерным моделированием.
Литература
1. Акушский И.Я., Юдицкий Д.И. Машинная арифметика в остаточных классах. М.: Сов. радио, 1968. 440 с.
2. Альтман Е.А. Оптимизация вычислительной схемы быстрого преобразования Фурье // Омский научный вестник. 2008. № 1(64). С. 149-151.
3. Галанина Н.А. Методы и вычислительные устройства цифровой обработки сигналов в системе остаточных классов: дис. ... д-ра техн. наук. Казань, 2010. 268 с.
4. Галанина Н.А. Синтез функциональных модулей БПФ в СОК // Вестник Чувашского университета. 2005. № 2. С. 124-127.
5. Галанина Н.А., Дмитриев Д.Д. Разработка конфигурационного файла для реализации дискретного преобразования Фурье в системе остаточных классов на ПЛИС // Вестник Чувашского университета. 2011. № 2. С. 119-125.
6. Галанина Н.А., Ефимов А.Д. Моделирование оптимальных алгоритмов быстрого преобразования Фурье и их сравнительный анализ // Вестник Чувашского университета. 2009. № 2. С. 200-209.
7. Галанина Н.А., Песошин В.А., Иванова Н.Н. Разработка устройств цифровой фильтрации и спектрального анализа с индексированием данных в системе остаточных классов // Вестник Чувашского университета. 2014. № 2. С. 93-97.
8. Гущин А.В., Литвинов В.Л. Современные методы и средства реализации алгоритмов быстрого преобразования Фурье в информационных системах // Актуальные проблемы инфо-телекоммуникаций в науке и образовании: сб. материалов II Междунар. науч.-техн. и науч.-метод. конф. СПб., 2013. С. 564-567.
9. Капитанов В., Мистюков В., Володин П. Однокристальная реализация алгоритма БПФ на ПЛИС фирмы XILINX // Компоненты и технологии. 2000. № 5. С. 52-55.
10. Маркович И.И. Совмещенные алгоритмы вычисления ДПФ действительных сигналов // Искусственный интеллект. Интеллектуальные системы (ИИ-2012): сб. материалов Меж-дунар. науч.-техн. конф. Краснодар: Наука, 2012. С. 111-114.
11. Blahut R. Fast Algorithms for Digital Signal Processing. Cambridge University Press, 2010,
469 p.
12. Cardarilli G.C., Nannarelli A., Re M. Residue Number System for Low-Power DSP Applications. Proc. of 41st Asilomar Conference on Signals, Systems, and Computers, 2007. Available at: http://www.imm.dtu.dk/~alna/pubs/asil07b.pdf.
13. Chaves R., Sousa L. RDSP: a RISC DSP based on residue number system. Proc. of the Euromicro Symposium on Digital System Design (DSD'03). Inesc-ID, Lisboa, Lisbon, Portugal, 2003. DOI: 10.1109/DSD.2003.1231911.
14. Leclere J., Botteron C., Farine P.-A. Implementing super-efficient FFTs in Altera FPGAs. EE Times Programmable Logic Designline. February, 2015. Available at: http://infoscien-ce.epfl.ch/record/204540/files/Implementing%20super-efficient%20FFTs%20in%20Altera%20FP-GAs.pdf?version=1.
15. McClellan J.H., Rader C.M. Number Theory in Digital Signal Processing. N.Y., Prentice-Hall, Inc., 1979.
16. McClellan J.H., Schafer R.W., Yoder M.A. Signal Processing First. Pearson Education, 2003, 516 p.
17. Omondi A., Premkumar B. Residue Number Systems: Theory and Implementation. Imperial College Press, 2007. 296 p.
ГАЛАНИНА НАТАЛИЯ АНДРЕЕВНА - доктор технических наук, профессор кафедры математического и аппаратного обеспечения информационных систем, Чувашский государственный университет, Россия, Чебоксары (galaninacheb@mail.ru).
ПЕСОШИН ВАЛЕРИЙ АНДРЕЕВИЧ - доктор технических наук, профессор кафедры компьютерных систем, Казанский национальный исследовательский технический университет им. А.Н Туполева - КАИ, Россия, Казань (pesoshin-kai@mail.ru).
ИВАНОВА НАДЕЖДА НИКОЛАЕВНА - кандидат технических наук, доцент кафедры математического и аппаратного обеспечения информационных систем, Чувашский государственный университет, Россия, Чебоксары (naadeezdaa@rambler.ru).
КАЛМЫКОВ БАГДАТ МИННАЛИМОВИЧ - кандидат технических наук, заведующий кафедрой вычислительной техники, Чувашский государственный университет, Россия, Чебоксары (bagdat56@mail.ru).
ДМИТРИЕВ ДМИТРИЙ ДМИТРИЕВИЧ - аспирант кафедры математического и аппаратного обеспечения информационных систем, Чувашский государственный университет, Россия, Чебоксары (3deemon@gmail.com).
N. GALANINA, V. PESOSHIN, N. IVANOVA, B. KALMYKOV, D. DMITRIEV
HARDWARE IMPLEMENTATION OF FAST FOURIER TRANSFORM ALGORITHM WITH DESIRED PROPERTIES IN RESIDUE NUMBER SYSTEM
Key words: performance, Fast Fourier Transform (FFT), residue number system (RNS), residues, RNS channel, weight coefficient, «butterfly» operation.
Reducing the time of data processing is an urgent task in the construction of devices of the spectral analysis. In this article RNS theory proposed to improve the performance of digital devices of spectral analysis. Circuit of the FFT device in RNS and its functional blocks are designed. The resulting FFT devices due to RNS has higher performance compared to devices built on the basis of classical methods.
References
1. Akushskii I.Ya., Yuditskii D.I. Mashinnaya arifmetika v ostatochnykh klassakh [Machine arithmetic in residual classes]. Moscow, Sovetskoe radio Publ., 1968, 440 p.
2. Al'tman E.A. Optimizatsiya vychislitel'noi skhemy bystrogo preobrazovaniya Fur'e [Optimization of computational scheme of fast Fourier transformation]. Omskii nauchnyi vestnik [Omsk Scientific Bulletin], 2008, no. 1(64), pp. 149-151.
3. Galanina N.A. Metody i vychislitel'nye ustroistva tsifrovoi obrabotki signalov v sisteme ostatochnykh klassov: dis. ... d-ra tekhn. nauk [Computational methods and apparatus for digital signal processing in the residue number system. Doct. Diss.]. Kazan, 2010, 268 p.
4. Galanina N.A. Sintez funktsional'nykh modulei BPF v SOK [Synthesis of FFT functional modules in RNS]. Vestnik Chuvashskogo universiteta, 2005, no. 2, pp. 124-127.
5. Galanina N.A., Dmitriev D.D. Razrabotka konfiguratsionnogo faila dlya realizatsii diskret-nogo preobrazovaniya Fur'e v sisteme ostatochnykh klassov na PLIS [Development of a configuration file for the implementation Discrete Fourier Transform in Residue Number System on FPGA]. Vestnik Cuvashskogo universiteta, 2011, no. 2, pp. 119-125.
6. Galanina N.A., Efimov A.D. Modelirovanie optimal'nykh algoritmov bystrogo preobrazovaniya Fur'e i ikh sravnitel'nyi analiz [Simulation of optimal algorithms of fast Fourier transformations and their comparative analysis]. Vestnik Chuvashskogo universiteta, 2009, no. 2, pp. 200-209.
7. Galanina N.A., Pesoshin V.A., Ivanova N.N. Razrabotka ustroistv tsifrovoi fil'tratsii i spek-tral'nogo analiza s indeksirovaniem dannykh v sisteme ostatochnykh klassov [Development of devices of digital filtration and spectral analysis with the index of the data in Residue Number System]. Vestnik Chuvashskogo universiteta, 2014, no. 2, pp. 93-97.
8. Gushchin A.V., Litvinov V.L. Sovremennye metody i sredstva realizatsii algoritmov bystrogo preobrazovaniya Fur'e v informatsionnykh sistemakh [Modern methods and means of implementing the Fast Fourier Transform algorithms in information systems]. Aktual'nye problemy infotele-
kommunikatsii v nauke i obrazovanii: sb. materialov II Mezhdunar. nauch.-tekhn. i nauch.-metod. konf. [Proc. of II Int. Sci. Conf. «Actual infotelecommunications problems in science and education»]. St. Petersburg, 2013, pp. 564-567.
9. Kapitanov V., Mistyukov V., Volodin P. Odnokristal'naya realizatsiya algoritma BPF na PLIS firmy XILINX [Single-chip implementation of the FFT algorithm on an Xilinx FPGA]. Kompo-nenty i tekhnologii [Components and Technologies], 2000, no. 5, pp. 52-55.
10. Markovich I.I. Sovmeshchennye algoritmy vychisleniya DPF deistvitel'nykh signalov [Combined algorithms for calculating DFT of real signals]. Iskusstvennyi intellekt. Intellektual'nye sistemy (II-2012): sb. materialov Mezhdunar. nauch.-tekhn. konf. [Proc. of Sci. Conf. «Artificial Intelligence. Intelligent systems»]. Krasnodar, Nauka Publ., 2012, pp. 111-114.
11. BlahutR. Fast Algorithms for Digital Signal Processing. Cambridge University Press, 2010,
469 p.
12. Cardarilli G.C., Nannarelli A., Re M. Residue Number System for Low-Power DSP Applications. Proc. of 41st Asilomar Conference on Signals, Systems, and Computers, 2007. Available at: http://www.imm.dtu.dk/~alna/pubs/asil07b.pdf.
13. Chaves R., Sousa L. RDSP: a RISC DSP based on residue number system. Proc. of the Euromicro Symposium on Digital System Design (DSD'03). Inesc-ID, Lisboa, Lisbon, Portugal, 2003. DOI: 10.1109/DSD.2003.1231911.
14. Leclere J., Botteron C., Farine P.-A. Implementing super-efficient FFTs in Altera FPGAs. EE Times Programmable Logic Designline. February, 2015. Available at: http://infoscience.epfl.ch/ record/204540/files/Implementing%20super-efficient%20FFTs%20in%20Altera%20FPGAs.pdf?ver-sion=1.
15. McClellan J.H., Rader C.M. Number Theory in Digital Signal Processing. N.Y., Prentice-Hall, Inc., 1979.
16. McClellan J.H., Schafer R.W., Yoder M.A. Signal Processing First. Pearson Education, 2003, 516 p.
17. Omondi A., Premkumar B. Residue Number Systems: Theory and Implementation. Imperial College Press, 2007. 296 p.
GALANINA NATALIA - Doctor of Technical Sciences, Professor, Information Systems Math and Hardware Department, Chuvash State University, Russia, Cheboksary.
PESOSHIN VALERY - Doctor of Technical Sciences, Professor of Computer Systems Department, Kazan National Research Technical University named after A.N. Tupolev - KAI, Russia, Kazan.
IVANOVA NADEZHDA - Candidate of Technical Sciences, Assistant Professor, Information Systems Math and Hardware Department, Chuvash State University, Russia, Cheboksary.
KALMYKOV BAGDAT - Candidate of Technical Sciences, Head of Computer Technology Department, Chuvash State University, Russia, Cheboksary.
DMITRIEV DMITRIY - Post-Graduate Student, Department of Information Systems Mathematical and Hardware Provision, Chuvash State University, Russia, Cheboksary.
Ссылка на статью: Галанина Н.А., Песошин В.А., Иванова Н.Н., Калмыков Б.М., Дмитриев Д. Д. Аппаратурная реализация алгоритма быстрого преобразования Фурье с заданными свойствами в системе счисления в остаточных классах // Вестник Чувашского университета. -2016. - № 1. - С. 119-126.
