Аппаратная реализация цифрового демодулятора «в целом» кодированных фазоманипулированных сигналов Текст научной статьи по специальности «Компьютерные и информационные науки»

УДК 621-391

Радиотехника и связь

АППАРАТНАЯ РЕАЛИЗАЦИЯ ЦИФРОВОГО ДЕМОДУЛЯТОРА «В ЦЕЛОМ» КОДИРОВАННЫХ ФАЗОМАНИПУЛИРОВАННЫХ СИГНАЛОВ

А.Н. Глушков, В.П. Литвиненко, А.А. Шафоростова

Рассматривается возможность аппаратной реализации цифрового демодулятора «в целом» кодированных фазо-манипулированных сигналов на базе программируемых логических интегральных схем (ПЛИС)

Ключевые слова: фазовая манипуляция, цифровая демодуляция, помехоустойчивое кодирование, ПЛИС, VHDL

Двоичные сигналы с фазовой (ФМ) и относительной фазовой (ОФМ) манипуляцией находят широкое применение в системах передачи дискретной информации с некогерентной обработкой. Кодирование позволяет повысить помехоустойчивость приема сообщений. Эффективность приема повышается при обработке кодовой комбинации «в целом» [1], при этом объединяются операции демодуляции и декодирования в общую процедуру формирования отклика на каждую допустимую кодовую комбинацию. Решение принимается по максимальному значению отклика.

Известные алгоритмы демодуляции «в целом» требуют больших затрат, и актуальной является разработка быстрых цифровых алгоритмов демодуляции «в целом» на основе базового алгоритма [2], аппаратная реализация демодулятора описана в [3].

Входной радиосигнал у -го элемента т -й кодовой комбинации с двоичной ФМ имеет вид

8 ту а) = 5 2ж/1 + ц + а ту ■ Ж / 2) , (1) где 5 - амплитуда, ц - начальная фаза, /0 - несущая частота, а . = +1 - двоичный информационный

символ, у = 0,(и -1), п - число двоичных элементов кода. Для сигнала с ОФМ информационный символ +1 определяется разностью фаз 0 или Ж принимаемого (у -го) и предшествующего (у -1) -го элементов.

Структурная схема 1некогерентного демодулятора «в целом» кодированных ФМ сигналов [2, 3] показана на рис. 1. Входной сигнал (1) поступает на аналого-цифровой преобразователь (АЦП), квантующий его с частотой / = 4/ (по четыре отсчета

8п, 8г2, 8г3 на I -м периоде несущей [2]). Они

запоминаются в многоразрядном регистре сдвига на 4 отсчета (МР4) и в вычитателях ВЫЧ0 и ВЫЧ1 формируются два квадратурных отсчета вида

(2)

Х,1 8Л

Глушков Алексей Николаевич - Воронежский институт МВД РФ, канд. техн. наук, доцент, тел. 8(473) 242-14-41 Литвиненко Владимир Петрович - ВГТУ, канд. техн. наук, доцент, тел. 8(473) 271-44-57 Шафоростова Анна Алексеевна - ВГТУ, студент, тел. 8-950-776-18-62

НС.

ву„

АЦпЫПмН

вьщЪ

ВУМ —

гти

вычо

о| ККО|Г~1УО„

кб,

кв3

3

- ву„.

си

ВУоМ

Рис. 1

Значения хю, и хг1 поступают в каналы квадратурной обработки ККО0 и ККО1, структурные схемы которых показаны на рис. 2, в которых реализуется быстрый алгоритм [2] вычисления вели-

N-1

У,0 Х(1 -к)0 =^(8(1-к)0 8(1-к)2 ), (3) к=0 1=0

N-1 N-1 . .

Ун = ^ Х(1 -к)1 = -к)1 - 8(1-к)3 ), (4)

N - число периодов несущей Т0 = 1/ /0 в двоичном элементе кода.

Уо

Рис. 2

Значения хю поступают на вход сумматора СУМ01 ККО0, в котором складываются с предше-

ствующим значением х(1._1)0, записанным ранее в многоразрядный регистр сдвига на одну ячейку МР01, после чего в регистр записывается хю. Аналогично сумма х10 + х._1)0 складывается с ранее записанным в регистр МР02 сдвига на две ячейки значением х._2)0 + х._3)0, после чего данные в регистре сдвигаются. Далее процесс быстрых вычислений производится аналогично и на выходе П -го каскада появляется сумма (3),

п = ^ N. (5)

Аналогично вычисляется сумма (4) в ККО1.

Значения у у поступают на вычислительные устройства ВУт0 и ВУт1 откликов квадратурных каналов и0т и и1т на т -ю кодовую последовательность длиной К элементов, т = 1, М , М -их число, в которых реализуется алгоритм вычисления величин

К _1

и0т =Е amkУok , (6)

k=0

К _1

и1т =Е ОткУ1к , (7)

k=0

атк = ±1 - элементы т -го кодового слова. В результате преобразования

2 =Л и2 + и,2 (8)

т V 0т 1т 4 '

формируются отклики демодулятора на каждую разрешенную кодовую комбинацию, по наибольшему из которых в устройстве выбора максимума (УВМ) принимается решение о принятом кодовом слове.

Для аппаратной реализации алгоритма [3] использовался язык описания аппаратуры интегральных схем - VHDL [4]. На языке VHDL разработана параметризированная RTL-модель демодулятора «в целом». Дополнительно в модели учитывается, что операции вычисления величин и0т (5) и и1т (6) не

являются быстрыми, поэтому их расчет можно выполнять только в моменты поступления синхроимпульсов СИ цикловой синхронизации через интервалы времени К'Ш', что существенно снижает требования к скорости работы вычислительных устройств (ВУ). Для этого дополнительно реализована цикловая синхронизация демодулятора.

Структурная схема разработанного демодулятора представлена на рис.3. Входными воздействиями являются сигнал сброса, тактовый сигнал АЦП с частотой fKB = 4 f и шина данных АЦП (разрядность шины задается параметризировано). Выходным сигналом является демодулированная последовательность принятых данных.

Для исследования аппаратных ресурсов использовались ПЛИС производства ХШпх [5,6] различных семейств: Spartan-6 (XC6SL25), ЮШ:ех-7 (ХС7К70Т), АШх-7 (ХС7А100Т) стоимостью $22, $174 и $194 соответственно.

Рис. 3

Сравнительная характеристика рассматриваемых семейств по количеству внутренних логических элементов приведена в таблице, где обозначены: Flip-Flop - D-триггер, LUT - коммутационный элемент, IOB - порты ввода/вывода, BUFG - глобальный буферный элемент, DSP48 - аппаратный умножитель.

ПЛИС FlipFlop LUT IOB BUFG DSP 48

Artix-7 12680 63400 210 32 240

Kintex-7 82000 41000 300 32 240

Spartan-6 30064 15032 226 16 38

Анализ использования аппаратных ресурсов и временные задержки для каждой ПЛИС проводился с помощью утилит PlanAhead, XPower Analyzer и Analyze Timing пакета ISE Design Suite 14.7 фирмы Xilinx

Временной анализ для ПЛИС XC6SL25 (Spartan-6) при фиксированных параметрах: разрядности АЦП R = 12, числе периодов несущей на символ N = 123, и длине передаваемых последовательностей М = 31, показал, что при частотах дискретизации (fB = 4 f) 50 МГц, 100 МГц, 150 МГц

и 200 МГц setup slack (время, за которое сигнал должен установиться до прихода следующего тактового импульса) соответственно равно 17,590 нс, 7,590 нс, 4,590 нс, 2,509 нс. Hold slack (время, которое сигнал должен удерживаться после прихода тактового импульса) на всех частотах равно 0,408 нс. Значения временных задержек гарантируют работу исследуемого алгоритма на всех рассматриваемых частотах дискретизации АЦП.

Анализ аппаратных затрат, требуемых на реализацию демодулятора, проведен при R = 12 и N = 128. Зависимости количества Flip-Flops и LUTs (в процентах для соответствующей ПЛИС) от длины принимаемой кодовой последовательности K показаны на рис.4 и рис. 5 соответственно. Так, увеличение длины передаваемых кодовых последовательностей приводит к увеличению числа используемых логических элементов примерно в

1,5—2 раза.

Оценка потребляемой мощности проводилась при R = 12,N = 128,К = 63 и частоте дискретизации 50МГц. Установлено, что ПЛИС седьмого поколения (ХС7А100Т и ХС7К70Т) потребляют 83 и 81 мВт соответственно, ПЛИС шестого поколения (XC6SL25) - 34 мВт.

12

а.

£ 10

S 3

I 4

60

40

5 зо 2

20 10 О

Spartan-6

13 Г

'-Ш

ArtiK-7 ■

К=15 К=31 П-63

Длина последовательности

Рис. 4

S3 5partan-S eg

37,92

2 2.1 6 Kintex 7

S,S3 l

5,16 ■ 1 Artix-7 1

К=15 К=31 К=63

Длина последовательности

Рис. 5

Схема размещения (рис.6) модели демодулятора на кристалле ^раПап-6 - XC6SL25) при Я = 12, N = 128, К = 63 позволяет провести визуальную оценку занимаемого места.

Рис. 6

Данные, полученные в ходе исследования, позволяют сделать вывод, что разработанная VHDL-модель демодулятора «в целом» обладает высоким быстродействием, требует минимум аппаратных ресурсов. Это дает возможность размещения на выбранных ПЛИС не только демодулятора, но и других цифровых блоков приемного устройства.

Литература

1. Финк Л.М. Теория передачи дискретных сообщений [Текст] / Л.М. Финк. - М.: Советское радио, 1970. -728с.

2. A. N. Glushkov, V. P. Litvinenko, B. V. Matveev, O. V. Chernoyarov. Basic Algorithm for the Noncoherent Digital Processing of the Narrowband Radio Signals. Applied Mathematical Sciences, Vol. 9, 2015, no. 95, 4727 - 4735.

3. Патент РФ № 2556429 от 16.06.2015. Некогерентный цифровой демодулятор «в целом» кодированных сигналов с фазовой манипуляцией / В.П. Литвинен-ко, А.Н. Глушков, Д.Г. Пантенков

4. Бабак В. П. VHDL. Справочное пособие по основам языка [Текст] / В.П. Бабак, А.Г. Корченко, Н.П. Тимошенко, С.Ф. Филоненко. - Додэка - XXI, 2008. - 224 с.

5. Xilinx (2009a) Spartan-6 Family Overview, Vol. DS160 (V1.0), Xilinx Inc

6. Xilinx (2010a) 7 Series Overview, Vol. DS150 (V1.0), Xilinx Inc.

Воронежский институт МВД РФ

Воронежский государственный технический университет

HARDWARE IMPLEMENTATION OF DIGITAL DEMODULATOR "AS A WHOLE"

PHASE-SHIFT KEYED SIGNALS

A. N. Glushkov, V.P. Litvinenko, A.A. Shaforostova

Hardware implementation of digital demodulator "as a whole" PSK signals on the basis of field-programmable gate array (FPGA)

Key words: phase-shift keying, digital demodulation, noiseless coding, FPGA, VHDL